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一种双大马士革结构的制备方法
【专利摘要】本发明涉及一种双大马士革结构的制备方法，至尊魔域下载包括提供半导体衬底；在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；蚀刻所述金属硬掩膜层形成开口；在所述金属掩膜层上形成图案化的通孔掩膜层；干法蚀刻所述硬掩膜叠层、所述介电层，以形成多个沟槽和通孔；蚀刻所述蚀刻停止层，以打开该蚀刻停止层；蚀刻所述沟槽侧壁，以使所述沟槽形成锥形开口，从而具有更大的顶部关键尺寸；采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。本发明所述方法增加一个额外的蚀刻环节，使所述沟槽形成锥形开口，以获得较大的顶部关键尺寸，获得更好的填充效果，而且半导体器件的VBD、TDDB性能更好。
【专利说明】一种双大马士革结构的制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种双大马士革结构的制备方法。
【背景技术】
[0002]随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RCtimedelay)。为了克服互联中的寄生效应，越来越多的人在超大规模集成电路后段互联的集成工艺中，采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。然而，当金属导线的材料由铝转换成电阻率更低的铜的时候，由于铜很快扩散进氧化硅和硅，且铜的蚀刻较为困难，因此，现有技术通过转变到双大马士革结构，然后填入铜来实现铜互联，以促使低阻值材料如铜或低介电常数材料在集成电路生产工艺中的应用。
[0003]现有比较通用的一种双大马士革工艺(dual damascene),是以晶片制造后段制程(Back-end ofline,BE0L)中金属硬掩膜(Metal Hard mask,MHM)工艺集成方法,特别是当器件尺寸降至28nm以下，当选用光刻胶形成开口图案后，便被蚀刻去除，位于下方的MHM可以作为蚀刻保护层，选用所述MHM的优点是可以降低蚀刻过程中超低K材料的损坏，消除该损害引起的介电常数的漂移，现有技术中通过Cu进行互联时，通常有两种方法，如图1和图2所示，其中如图1所示，首先在介质层中形成通孔10，露出所述金属互联结构11，然后再采用导电材料填充所述通孔，具体地，如图3-8所示，首先，如图3所示，提供半导体衬底101、在所述衬底上依次沉积第一蚀停止层102、第一介电层103、蚀刻停止层104、介电层105、硬掩膜层106、氧化物硬掩膜层107以及金属硬掩膜108 ;如图4所示，蚀刻所述金属硬掩膜层以及部分所述化物硬掩膜层，形成开口，然后沉积抗反射涂层109和光刻胶层110，并蚀刻形成通孔开口 ；如图5所示，去除所述反射涂层109和光刻胶层110 ;如图6所示，以所述金属硬掩膜层为掩膜蚀刻所述介电层，同时形成多个接触孔沟槽和通孔；如图7所示，蚀刻所述蚀刻停止层，以露出在所述层间介质材料层、所述另一介电层中形成镶嵌的金属互连结构122 ;如图8所示，采用导电材料(Cu )填充所述沟槽和通孔，并平坦化以形成电连接，由于器件尺寸的进一步缩小，在选用导电材料(Cu)填充所述通孔时，很容易在所述沟槽侧壁或者形成空洞(void)或者缝隙，平坦化后得到含有空洞的互联结构。
[0004]另外一种方法如图2所示，在所述沟槽中形成倾斜侧壁的沟槽解决所述问题，但是在半导体器件后端制程中需要垂直的沟槽侧壁以或者更好的VBD、TDDB性能，这与选用倾斜侧壁从而获得更好的填充效果相矛盾。
[0005]目前并没有很好沟槽填充方法，能够使填充过程中不再出现空洞以及缝隙，同时使半导体器件的VBD、TDDB性能更好。

【发明内容】

[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]本发明为了克服目前存在问题，本发明提供了一种双大马士革结构的制备方法，包括:
[0008]提供半导体衬底；
[0009]在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；
[0010]蚀刻所述金属硬掩膜层形成开口 ；
[0011]在所述金属掩膜层上形成图案化的通孔掩膜层；
[0012]干法蚀刻所述硬掩膜叠层、所述介电层，以形成多个沟槽和通孔；
[0013]蚀刻所述蚀刻停止层，以打开该蚀刻停止层；
[0014]继续蚀刻，在该蚀刻步骤中仅仅蚀刻沟槽开口部分的侧壁，以使所述沟槽形成锥形开口，从而具有更大的顶部关键尺寸；
[0015]采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。
[0016]作为优选，形成所述多个沟槽和通孔、打开所述蚀刻停止层、形成所述锥形开口均通过一步干法蚀刻完成。
[0017]作为优选，形成所述锥形开口时，仅扩大所述沟槽顶部开口的关键尺寸，而不增加所述沟槽的深度。
[0018]作为优选，所述锥形开口与水平面的夹角为75-85°。
[0019]作为优选，在所述金属掩膜层和所述硬掩膜叠层中形成所述锥形开口。
[0020]作为优选，所述锥形开口的深度为100埃-600埃。
[0021]作为优选，采用等离子体蚀刻方法打开所述蚀刻停止层。
[0022]作为优选，所述等离子体蚀刻方法中选用200-700V的直流电。
[0023]作为优选，所述金属硬掩膜层为TiN、TaN、Ti和Ta中的一种或多种组合。
[0024]作为优选，所述金属硬掩膜层的厚度为100-450埃。
[0025]作为优选，所述干法蚀刻选用C4F8或C5F8气体。
[0026]作为优选,所述气体的流量为20_100sccm。
[0027]作为优选，所述干法蚀刻选用Ar作为稀释气体。
[0028]作为优选，所述通孔掩膜层包括依次沉积的ODL层、S1-BARC层以及图案化的光刻
月父层O
[0029]作为优选，所述方法还包括去除所述ODL层、所述S1-BARC层以及所述光刻胶层的步骤。
[0030]作为优选，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层和氧化物硬掩膜层。
[0031]作为优选，所述低K材料硬掩膜层为BD材料层，其介电常数小于2.7。
[0032]作为优选，所述氧化物硬掩膜层为TEOS材料层。
[0033]作为优选，在所述半导体衬底和蚀刻停止层之间依次沉积层间介质材料层、另一蚀刻停止层、另一介电层。
[0034]作为优选，在所述层间介质材料层、所述另一介电层中形成镶嵌的金属互连结构。作为进一步的优选，所述金属互连结构选用金属铜。[0035]作为优选，所述继续蚀刻步骤中，利用轰击打开所述蚀刻停止层后暴露出来的铜，使该步蚀刻仅仅蚀刻沟槽开口部分的侧壁形成所述锥形开口，仅扩大所述沟槽顶部开口的关键尺寸，而不增加所述沟槽的深度。
[0036]本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜上形成开口，在蚀刻形成沟槽和通孔的过程中，增加一个额外的蚀刻环节，使所述沟槽形成锥形开口，以获得较大的顶部关键尺寸，利用所述锥形开口填充所述通孔，能获得更好的填充效果，然后进行平坦化步骤，去除所述锥形开口，得到侧壁垂直的互连结构，克服了现有技术中容易出现空洞和空隙的问题，而且半导体器件的VBD、TDDB性能更好。
【专利附图】

【附图说明】
[0037]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0038]图1-2为现有技术中形成的双大马士革结构示意图；
[0039]图3-8为现有技术中形成双大马士革结构的过程示意图；
[0040]图9-14为本发明形成双大马士革结构的过程示意图；
[0041]图15为本发明形成双大马士革结构的流程示意图；
[0042]图16-17分别为本发明制备过程中形成锥形开口前、后所述沟槽的SEM示意图；
[0043]图18-19分别为现有技术和本发明方法制备得到的缺陷产品示意图；
[0044]图20为形成锥形开口时所述蚀刻时间和沟槽深度之间的关系曲线图。
【具体实施方式】
[0045]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0046]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述双大马士革结构的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0047]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0048]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。[0049]下面结合附图对本发明所述基于金属硬掩膜的倾斜沟槽的方法做进一步说明，参照图9，首先提供半导体衬底，所述衬底并没有在该图中示出，所述半导体衬底可以是以下所提到的材料中的至少一种:娃、绝缘体上娃(SOI)、绝缘体上层叠娃(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该半导体衬底中还可以进一步形成栅极以及位于栅极两侧的源漏区以及形成其他有源器件。
[0050]然后在所述衬底上形成层间介质材料层201 (interlayer dielectric, ILD),用作集成电路封装中多层金属布线间的层间绝缘，本发明中可以选用先进封装用聚合物ILD材料，例如聚酰亚胺(PI)、聚苯并噁唑(PBO)以及苯并环丁烯(BCB)等材料，但不局限于上述示例。在该层间介质材料层中形成接触孔，具体形成方法为蚀刻所述层间介质材料层，形成沟道然后填充导电材料从而形成接触塞222，用于后续过程中的电连接。
[0051]在所述层间介质材料层201上形成第一蚀刻停止层202，在蚀刻过程中用于保护位于下方的各种有源器件以及衬底材料等，所述第一蚀刻停止层可以是SiN、SiC, NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的SiN层。[0052]在所述刻第一蚀停止层202上具有第一介电层203，所述第一介电层可以使用低K材料或超低K材料，例如氟氧化硅(310?)、氢化的硅碳氧化物(310)!0、碳氧化硅(310))、掺氮的碳化硅(BLoK )等无机材料，或者芳香族碳氢化合物、二甲苯塑料等有机化合物，形成具有厚度为1000-6000埃的低k介电层，在本发明中优选为BD (black diamond)材料。在所述第一介电层形成金属材料的通孔，该通孔与位于层间介质材料层中的接触塞222电连接，形成金属互连结构。
[0053]在所述第一介电层203上形成蚀刻停止层204，在本发明中所述蚀刻停止层为通孔蚀刻停止层，所述通孔蚀刻停止层可以是SiN、SiC、聚酰胺NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的NDC层。
[0054]然后在所述蚀刻停止层204上形成介电层205，所述介电层选用低K或者超低K材料的材料层，在本发明中所述第二介电层优选为介电常数为2.0-2.75BD材料层或者为拉伸应力的SiN层，该介电层的厚度可以根据需要进行选择，在本发明的一实施例中，该介电层的形成方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法中的一种。
[0055]在所述介电层上方形成硬掩膜叠层，所述硬掩膜叠层可以为低K材料硬掩膜层206、氧化物硬掩膜层207中的一种或者多种，其中，所述氧化物硬掩膜层可以为氮化物或氧化物，可以选用等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS层中的一种或多种的组合，在本发明的优选实施方式中，所述硬掩膜叠层优选为BD材料硬掩膜层和TEOS层的组合，所述BD材料硬掩膜层的厚度为400-2000埃，所述TEOS层的厚度为400-2000埃；作为优选，所述硬掩膜叠层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积(CVD)法。所述硬掩膜在之后的蚀刻步骤中保护所述介电层部分不受损伤。
[0056]在所述硬掩膜叠层上方为金属硬掩膜208，所述金属硬掩膜可以为TiN、TaN, Ti和Ta中的一种或者多种的组合，在本发明中该金属硬掩膜层的厚度为50-600埃，优选100-450埃，在本发明的一个实施例中使用CVD或PVD的方法来形成所述金属硬掩膜层。[0057]然后在所述金属硬掩膜上形成抗反射层，在所述抗反射层上形成光刻胶层，为了简化所述图形，在图中没有标示所述抗反射层以及光刻胶层，图案化所述光刻胶层，定义出所述开口的图形，并以所述光刻胶图案为掩膜层，蚀刻所述抗反射层、金属硬掩膜层，形成开口，为了更好的蚀刻所述金属硬掩膜层，可以形成过蚀刻，蚀刻去除部分所述氧化物硬掩膜层，然后去除所述抗反射层以及光刻胶层。
[0058]参照图10在暴露的金属硬掩膜上沉积有机分布层(Organic distributionlayer, ODL) 209，含硅的底部抗反射涂层(S1-BARC) 211，在所述含硅的底部抗反射涂层(S1-BARC)上沉积图案化了的光刻胶层(图中未示出)，其中所述光刻胶上的图案定义了所要形成通孔的图形，然后以所述光刻胶层为掩膜层蚀刻所述有机分布层、底部抗反射涂层形成通孔图案。
[0059]参照图11，蚀刻去除所述光刻胶层、有机分布层(Organic distribution layer,0DL)和底部抗反射涂层(S1-BARC)，同时在所述介电层中形成具有一定深度的通孔223，所述去除方法可以选用各种干法或者湿法蚀刻。
[0060]参照图12-14，蚀刻所述硬掩膜叠层、介电层、蚀刻停止层，形成多个沟槽30和通孔20，并打开所述蚀刻停止层，露出所述第一介电层中金属互连结构，同时使所述多个沟槽的开口形成侧壁倾斜的锥形开口，形成所述多个沟槽和通孔、蚀刻打开所述蚀刻停止层以及蚀刻使所述开口具有锥形开口均一步完成，与现有技术中多步完成蚀刻不同，在该步骤中选用干法蚀刻实现所述目的。
[0061]为了更好地说明该步骤，将该步骤分为3个子步骤，结合图12-14做进一步的说明，首先，参照图12，干法蚀刻所述硬掩膜叠层、介电层，形成多个沟槽30和通孔20，所述干法蚀刻中选用选用C4F8或C5F8气体，所述气体的流量为20-100sccm，优选为50-80sccm，所述干法蚀刻选用Ar作为稀释气体。
[0062]参照图13，干法蚀刻打开所述蚀刻停止层，露出所述第一介电层中金属互连结构，在该子步骤中可以选用等离子体蚀刻方法打开所述蚀刻停止层，所述等离子体蚀刻方法中选用200-700V的直流电，经过该子步骤后得到的器件具有如图16所示的SEM图，从该图中可以看出，所述沟槽开口顶部的关键尺寸很小，所述沟槽的深宽比很大，因此在填充导电材料时容易产生空隙，从而使产品的良率降低。
[0063]参照图14，执行额外蚀刻的子步骤，使所述沟槽形成锥形开口，以扩大所述沟槽顶部的关键尺寸，在该子步骤中所述锥形开口的上面直径较大，下面开直径较小，所述锥形开口与水平面的夹角75-85°，具体地，在该步骤中蚀刻所述金属掩膜层和所述硬掩膜叠层，以在所述金属掩膜层和所述硬掩膜叠层中形成所述锥形开口，保持位于介电层中的沟槽侧壁为垂直状态，所述锥形开口的深度为100埃-600埃，图20为该过程中所述沟槽深度和蚀刻时间之间的关系曲线，从该图中可以看出，在该蚀刻步骤中所述沟槽深度随时间变化较小，特别是在14秒以内，因此，在本发明中优选蚀刻时间为14秒以内，在形成所述锥形开口时，仅扩大所述沟槽顶部开口的关键尺寸，而不增加所述沟槽的深度或者深度变化很小。经过该子步骤后得到器件具有如图17所示的SEM图，从该图中可以看出，所述沟槽开口顶部的关键尺寸变得很大，因此在填充导电材料时不会产生空隙，从而使产品的良率得到很大提闻。
[0064]最后采用金属材料对图14中的多个沟槽和通孔进行填充，并与镶嵌于所述第一介电层中的金属互联结构形成电连接，在该步骤中所填充的导电材料可以是Cu或其他金属，优选的使用Cu。由于上述步骤中形成的开口为锥形，开口较大，因此在该步骤中更加容易填充，解决了现有技术中容易出现空洞和空隙的问题。
[0065]填充完导电材料后还包括一平坦化步骤，在该步骤中至少去除所述锥形开口，露出侧壁垂直的接触孔，以形成电连接。
[0066]本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜以及氧化物硬掩膜层、低K材料硬掩膜层上形成锥形的开口，以获得顶部较大的开口，利用所述锥形开口填充蚀刻得到的通孔，能获得更好的填充效果，最后进行平坦化步骤，去除所述锥形开口，得到侧壁垂直的互连结构，克服了现有技术中容易出现空洞和空隙的问题，而且半导体器件的VBD、TDDB性能更好，其中图18为现有技术制备得到的缺陷产品示意图，图19为本发明方法制备得到的缺陷产品示意图，从两幅图的对比中可以看到采用本发明所述方法可以大大提闻器件的良率。
[0067]图15为本发明中制备双大马士革结构的工艺流程图，包括以下步骤:
[0068]步骤301提供半导体衬底；
[0069]步骤302在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；
[0070]步骤303蚀刻所述金属硬掩膜层形成开口 ；
[0071]步骤304在所述金属掩膜层上形成图案化的通孔掩膜层；
[0072]步骤305干法蚀刻所述硬掩膜叠层、所述介电层，以形成多个沟槽和通孔；
[0073]步骤306蚀刻所述蚀刻停止层，以打开该蚀刻停止层；
[0074]步骤307蚀刻所述沟槽侧壁，以使所述沟槽形成锥形开口，从而具有更大的顶部关键尺寸；
[0075]步骤308采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。
[0076]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种双大马士革结构的制备方法，包括: 提供半导体衬底； 在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层； 蚀刻所述金属硬掩膜层形成开口； 在所述金属掩膜层上形成图案化的通孔掩膜层； 干法蚀刻所述硬掩膜叠层、所述介电层，以形成多个沟槽和通孔； 蚀刻所述蚀刻停止层，以打开该蚀刻停止层； 继续蚀刻，在该蚀刻步骤中仅仅蚀刻沟槽开口部分的侧壁，以使所述沟槽形成锥形开口，从而具有更大的顶部关键尺寸； 采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。
2.根据权利要求1所述的方法，其特征在于，形成所述多个沟槽和通孔、打开所述蚀刻停止层、形成所述锥形开口均通过一步干法蚀刻完成。
3.根据权利要求1所 述的方法，其特征在于，所述锥形开口与水平面的夹角为75-85。。
4.根据权利要求1所述的方法，其特征在于，在所述金属掩膜层和所述硬掩膜叠层中形成所述锥形开口。
5.根据权利要求1所述的方法，其特征在于，所述锥形开口的深度为100埃-600埃。
6.根据权利要求1所述的方法，其特征在于，采用等离子体蚀刻方法打开所述蚀刻停止层。
7.根据权利要求6所述的方法，其特征在于，所述等离子体蚀刻方法中选用200-700V的直流电。
8.根据权利要求1所述的方法，其特征在于，所述金属硬掩膜层为TiN、TaN,Ti和Ta中的一种或多种组合。
9.根据权利要求1所述的方法，其特征在于，所述金属硬掩膜层的厚度为100-450埃。
10.根据权利要求1所述的方法，其特征在于，所述干法蚀刻选用C4F8或C5F8气体。
11.根据权利要求10所述的方法，其特征在于，所述气体的流量为20-100sCCm。
12.根据权利要求10所述的方法，其特征在于，所述干法蚀刻选用Ar作为稀释气体。
13.根据权利要求1所述的方法，其特征在于，所述通孔掩膜层包括依次沉积的ODL层、S1-BARC层以及图案化的光刻胶层。
14.根据权利要求1所述的方法，其特征在于，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层和氧化物硬掩膜层。
15.根据权利要求14所述的方法，其特征在于，所述低K材料硬掩膜层为BD材料层，其介电常数小于2.7ο
16.根据权利要求14所述的方法，其特征在于，所述氧化物硬掩膜层为TEOS材料层。
17.根据权利要求1所述的方法，其特征在于，在所述半导体衬底和蚀刻停止层之间依次沉积层间介质材料层、另一蚀刻停止层、另一介电层。
18.根据权利要求17所述的方法，其特征在于，在所述层间介质材料层、所述另一介电层中形成镶嵌的金属互连结构。
19.根据权利要求18所述的方法，其特征在于，所述金属互连结构选用金属铜。
20.根据权利要求19所述的方法，其特征在于，所述继续蚀刻步骤中，轰击打开所述蚀刻停止层后暴露出来的金属铜，使该步蚀刻仅仅蚀刻沟槽开口部分的侧壁形成所述锥形开口，仅扩大所述沟槽顶部开口的关键尺寸，而不增加所述沟槽的深度。
【文档编号】H01L21/768GK103730406SQ201210384576
【公开日】2014年4月16日 申请日期:2012年10月11日 优先权日:2012年10月11日
【发明者】王新鹏, 胡敏达 申请人:中芯国际集成电路制造(上海)有限公司